dels
restart

stepsize 2.5ns
clock clkin_p  0 0 0 0 0 1 1 1 1 1
w clk
w locked gsr
wfm sysreset 0=0 50ns=1
wfm brd_sel 0=0
v am am5 am4 am3 am1 am0
wfm am 0=15\h
v add_in add_in[6:0]
v add add[6:0]
v n_db n_db[15:0]
v ds ds[1:0]
wfm add_in @0=z     200ns=2\d 200ns=z  100ns=1\d  200ns=z  100ns=15\d 200ns=z  100ns=10\d 200ns=z  100ns=0\d  200ns=z  600ns=3\d 600ns=z  100ns=10\d 200ns=z
wfm ds @0=11        200ns=00  200ns=11 100ns=00   200ns=11 100ns=00   200ns=11 100ns=00   200ns=11 100ns=00   200ns=11 600ns=10  600ns=11 100ns=00   200ns=11
wfm as @0=1         200ns=0   200ns=1  100ns=0    200ns=1  100ns=0    200ns=1  100ns=0    200ns=1  100ns=0    200ns=1  600ns=0   600ns=1  100ns=0    200ns=1
wfm write @0=1      200ns=0   200ns=1  100ns=0    200ns=1  100ns=0    200ns=1  100ns=0    200ns=1  100ns=0    200ns=1  600ns=1   600ns=1  100ns=1    200ns=1
wfm n_db            200ns=1\h 200ns=z  100ns=1\h  200ns=z  100ns=1\h  200ns=z  100ns=345\h 200ns=z 100ns=4\d  200ns=z
w dssync dssync_clk
wfm trgnim 0=0 1700ns=1 30ns=0 100ns=1 50ns=0 100ns=1 50ns=0 50ns=1 50ns=0
wfm iack @0=1   2200ns=0 600ns=1
wfm iackin @0=1 2200ns=0 600ns=1
wfm trgttl 0=0 
wfm veto @0=0 
wfm fltb @0=0
wfm jroberr @0=0
wfm lword @0=1
w int_trg
v trg_maxcnt U6/trg_maxcnt[15:0]
|v trg_cntin U6/S2/trg_cntin[14:0]

v trg_cntout U6/trg_cntout[31:0]
v trg_cntoutreg U6/trg_cntoutreg[31:0]
w U6/q_in
w U6/tr_0 U6/tr_1 U6/tr_2 
v trg_shift U6/trg_shift[15:0] 
w trg_dly_p

w U1/d_lec U1/d_esc U1/ds_rst
w enw
v U1/q1 U1/q1 
v U1/q2 U1/q2 
v U1/q4 U1/q4 
v U1/q5 U1/q5 
v U1/q8 U1/q8 
w dtack
|w U2/r2 U2/r3 U2/r4 U2/r5 U2/r6 U2/r7
|w U3/r2 U3/r3 U3/r4 U3/r5 U3/r6 U3/r7
w U4/r3 U4/r4 U4/r5 U4/r6 U4/r7
v db db[15:0]
v delay_0 delay_0[6:0]
v delay_1 delay_1[6:0]
v trg_delay U6/trg_delay[15:0]
v etr_ivec etr_ivec[2:0]
v int_ena int_ena[2:0]
v int_ext int_ext[1:0]
wfm int_ext @0=00
v int_lev_0 int_lev_0[2:0]
v int_lev_1 int_lev_1[2:0]
v int_lev_2 int_lev_2[2:0]
v int_vec_0 int_vec_0[7:0]
v int_vec_1 int_vec_1[7:0]
v int_vec_2 int_vec_2[7:0]
v irq irq[7:1]
v jtadd jtadd[3:0]
v plsttl plsttl[1:0]
wfm plsttl 0=00
v pulse pulse[1:0]
v ron ron[6:0]
v rst_int rst_int[2:0]
w difevr
w difrst
w etr
w g245
w iackout iackout_int0 iackout_int1
w intled
w difbcr mcbcrst
w mcevrst 
w trg_bypass 
w trganal mctrg 
|w diftrg trgled trgros trgttc 


sim 3500ns








